シリコンフォトニクス集積回路（PIC）は、導波路・変調・検出・結合など複数の光機能を単一のSiチップに統合します。これらのデバイスの製造とパッケージングには、精密な工程の連続が必要です。株式会社ナノシステムズJPではその全工程をエンドツーエンドで提供しています。
SOI基板・導波路パターニング
シリコンオンインシュレータ（SOI）ウェーハは、埋め込みSiO₂クラッドに高屈折率Si導波路コアを提供します。KrFステッパー（50nm分解能）が最も重要なリソグラフィ工程である導波路層をパターニングします。ICP-RIEでSi導波路を深さ方向にエッチングし、側壁粗さをRMS 2nm以下に維持します。側壁粗さは伝播損失を直接制御し、当社のICP-RIEは標準SOIプラットフォームで2 dB/cm未満を達成しています。
ナノスケールグレーティング・カプラ構造
グレーティングカプラ、フォトニック結晶、サブ波長反射防止グレーティングは100nm以下の寸法を必要とし、Eビームリソグラフィが必須です。GDSファイルからマスクコストなしにEビームダイレクトライトで直接描画でき、100nm以下のSiPho機能の高速な設計反復が可能です。量産では、Eビームマスター + UV-NIL複製でより低コストにサブ波長グレーティングを作製します。アポダイズドグレーティングカプラで光ファイバ-チップ結合損失1 dB未満を実現します。
III-Vレーザ集積 - AuSnバンプ製造
シリコンは発光できないため、InPまたはGaAsレーザーダイオードをSiPho PICにフリップチップボンディングする必要があります。当社はこのボンディングを可能にするウェーハレベルAuSnバンプ（80/20共晶、PVD多層 + リフトオフ）を製造します。フラックスフリー、気密封止、自己整合型の表面張力によりレーザーファセットをSi導波路入口から±1µm以内に配置します。バンプ済みウェーハはお客様の施設またはアセンブリパートナーでのフリップチップ組立に即対応できる状態で納品します。
TSV・TGV - SiPhoインターポーザ
TSV/TGVを持つSiまたはガラスインターポーザは、SiPho PIC、電子IC（EIC）、パッケージ基板間の電気接続を提供します。当社のDRIE TSV（アスペクト比35:1）およびTGV（最大510×510mmガラス）は、400G/800G/1.6T光トランシーバ向けコパッケージドオプティクスモジュールの垂直信号ルーティングを実現します。Cuダマシン RDLがチップレット間の信号を2µm以下のライン/スペースでルーティングします。
光学薄膜
SiPhoデバイスの光学クラッドと機能性薄膜：上部クラッドとしてのPECVD SiO₂・SiN、パッシベーション用ALD Al₂O₃、上部クラッド成膜前の平坦化用スパッタSiO₂。高屈折率導波路用TiO₂・Ta₂O₅。フォトディテクタ領域用Ge成膜。電気光学変調器用PZT圧電薄膜。全成膜プロセスは光学品質に向けて最適化され、成膜後に屈折率・損失を特性評価します。
ステルスダイシング - クリーン導波路ファセット
通常のブレードダイシングは高圧水をウェーハに噴射しますが、導波路ファセットへの水接触は恒久的な結合損失とフォトレジスト汚染を引き起こします。ステルスレーザーダイシングのみがクリーンで乾燥した導波路ファセットを実現できます。レーザーはシリコン内部のみを改質し、表面に水は一切接触しません。ダイシング後にそのまま使用でき、多くの用途でファセット研磨は不要です。