3D/2.5D ICパッケージング

3D-ICと2.5D集積

ダイを垂直積層し、チップレットを横並び配置する

主要集積技術 - 貫通シリコンビア(TSV)付きシリコンインターポーザを持つ3D-ICスタックと2.5Dチップレットパッケージ

主要集積技術 - TSV付きシリコンインターポーザを持つ3D-ICスタック（左）と2.5Dチップレットパッケージ（右）- すべてのステップを株式会社ナノシステムズJPで

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3D-IC - 垂直積層

TSVアレイで接続されたダイをフェイスツーフェイスまたはフェイスツーバックで垂直積層。HBM（High-Bandwidth Memory）のアーキテクチャ。TSVピッチでのマイクロバンプ。10〜100×のバンド幅（ワイヤボンド比）。

TSVアレイダイピッチ層間マイクロバンプHBM2/HBM3アーキテクチャ10〜100× バンド幅フェイスツーフェイス / バック

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2.5D - インターポーザ上チップレット集積

複数チップレット（CPU・HBM・I/O・アナログ）をシリコンまたはガラスインターポーザ上に横並び配置。インターポーザが精細ピッチRDL配線と異種チップレット間のCTE整合を提供。CoWoS・EMIB・SoIC対応。

Siまたはガラスインターポーザ精細ピッチRDL配線異種チップレットCoWoS · EMIB · SoIC

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シングルファウンドリフローが重要な理由

3D/2.5D集積フローには7つの連続ステップがあります。3ベンダーに分散すると6回のベンダー間ウェーハ転送が発生します。ゼロベンダー間転送・汚染リスクなし・継続的プロセスデータ・単一スケジュール・単一窓口。

ゼロベンダー間転送汚染リスクなし継続的プロセスデータ単一スケジュール

7ステップ統合フロー

ブランクシリコン/ガラスからバンプ済みアセンブリ対応インターポーザまで

各ステップは前のステップの上に直接構築され、各ステップの品質がすべての後続ステップの歩留まりを決定します。すべてのステップを同一施設で実施します。

TSV製造

DRIE Boschプロセスによる貫通シリコンビア製造：アスペクト比35:1、深さ100µm超。5サブステップ：DRIEエッチング・PECVD SiO₂ + ALD Al₂O₃ライナー・TiN/TaバリアおよびCuシード・ボイドフリーCu充填（SEM確認）・CMP終点制御。

DRIE Bosch 35:1>100µm深さPECVD SiO₂ + ALD Al₂O₃TiN/Taバリア + CuシードボイドフリーCu充填（SEM確認）

TGV製造（ガラスインターポーザオプション）

シリコンより低い誘電損失が必要なアプリケーション（RFフロントエンドモジュール・光学インターポーザ・ガラスインターポーザ）向け。510×510mmパネル、業界最大。ホウケイ酸 + アルミノシリケートガラス。レーザードリル + ウェットエッチング + Cu充填。低誘電損失（Si比）。

510×510mm パネル（最大）ホウケイ酸 + アルミノシリケートレーザードリル + ウェットエッチングSi比低誘電損失RF · 光学 · 低損失

TSV / TGV露出

TSV製造後、ウェーハを解放性接着剤を使用して仮キャリアにフェイスダウンで接合。バックサイド研削で50〜100µmに薄化。OES終点制御（Cu先端から1〜2µm以内で停止）。SiN/SiO₂パッシベーション。CMP後Cu接点露出。ベンダー間転送なし。

仮キャリア接合研削 50〜100µmOES終点 1〜2µm以内SiN/SiO₂パッシベーション転送なし

RDL製造

再配線層がTSV/TGV接点をViaピッチからバンプピッチへ再配線し、横方向信号ルーティングを提供。BCB・PBO・ポリイミドポリマーRDL。Cuダマシン <2µm L/S。1〜6 RDL層。露出CMP直後に開始。ファンイン WLCSP またはファンアウト FOWLP。

BCB · PBO · ポリイミドCuダマシン <2µm L/S1〜6 RDL層露出CMP直後ファンイン / ファンアウト

PIフィルムインターポーザ（2.5D代替）

剛性シリコンまたはガラスインターポーザが過剰品質またはコスト過多なアプリケーション向けに、薄いポリイミドフィルムにCuパターンRDLを施したフレキシブルで低コストな代替品。ポリイミドフィルム基板・Cu RDL・レーザービア。フレキシブル・非平面組立対応。Si比最低コスト。

PIフィルム基板Cu RDLフレキシブル・非平面Si比最低コスト中級HPC · ネットワークASIC

UBM - アンダーバンプメタライゼーション

UBMがRDLパッドをはんだバンピングに向けて準備。2種類のUBMオプション：ENIG（無電解ニッケルイミージョンゴールド）：Ni（3〜5µm）+ Auフラッシュ（0.05〜0.1µm）。ENEPIG：Ni + Pd（0.05〜0.2µm）+ Au、熱サイクル信頼性でENIG比優れる。ワイヤボンド対応。フォトマスク不要の無電解プロセス。

ENIG Ni(3〜5µm)+AuフラッシュENEPIG Ni+Pd+AuPdが Ni₃Sn₄脆化防止Auワイヤボンド対応フォトマスク不要

C4バンピング & チップレットフリップチップ

フォトレジストマスクを通じたC4（制御崩壊チップ接続）SnAgはんだバンプの電解めっき後、217〜221°Cで自己整合リフロー。バンピング直後にチップレットフリップチップ。リフロー後X線ボイド検査。デイジーチェーン電気テスト。バンピング後キャリアデボンド。

C4 SnAg電解めっき自己整合リフロー 217〜221°CチップレットフリップチップX線ボイド検査デイジーチェーン電気テスト

インターポーザオプション

シリコン・ガラス・ポリイミド - 性能・コスト目標に合わせて選択

インターポーザ基板が誘電損失・チップレットへのCTE整合・RDL密度能力・コストを決定します。3種類すべてを一施設で対応します。

最高RDL密度 · 標準アプローチ

シリコンインターポーザ（TSV）

2.5Dインターポーザ基板の主流。CoWoS（TSMC）・Foveros（Intel）等の先端パッケージングに採用。最高RDL密度（Cuダマシンで<2µm L/S）とCTE整合が最大の強み。

RDL最小L/S<2µm（Cuダマシン）

ViaタイプTSV DRIE 35:1

誘電率~11.7（Si）

最大サイズ最大12インチ（300mm）

CTE（Si）2.6 ppm/°C（チップレット整合）

最適用途HPC · AI · HBM · 最高密度

510×510mmパネル · 最低誘電損失

ガラスインターポーザ（TGV）

ガラスインターポーザはシリコンより低い誘電率と損失正接を持ち、RF・光学・低損失アプリケーションで優位。510×510mm最大グローバルパネルサイズ。

RDL最小L/S~5µm（ポリマー）/ ~2µm（ダマシン）

ViaタイプTGV レーザー + Cu充填

誘電率~4〜6（ホウケイ酸）

最大パネル510×510mm（業界最大）

CTE（ホウケイ酸）3.2 ppm/°C

最適用途RF · 5G/6G · 光学 · 低損失

フレキシブル · 低コスト · 2.5D代替

ポリイミドフィルムインターポーザ

CuパターンRDL付き薄いポリイミドフィルムが剛性シリコン/ガラスのフレキシブルで低コストな代替品を提供。非平面組立対応。3種類の中で最低コスト。

RDL最小L/S~5〜10µm

Viaタイプレーザービア + Cu充填

フレキシビリティあり（非平面組立対応）

コスト3種類の中で最低

最適用途中級 · ネットワーキング · フレキシブル

集積仕様

完全3D/2.5D ICパッケージングパラメータ

ステップ / 技術	仕様	備考
TSVエッチング	DRIE Bosch 35:1アスペクト比、>100µm深さ	SiO₂ハードマスク；Boschスキャロップ <100nm
TSVライナー	PECVD SiO₂またはALD Al₂O₃	<400°C；高ステップカバレッジ；ピンホールフリー
TSVバリア/シード	TiN/Taバリア + スパッタCuシード	高ステップカバレッジ；4端子法QC
TSV Cu充填	スーパーフィル電解めっき、ボイドフリー	SEM断面確認；アニール ~400°C N₂
TSV CMP	バリア上での終点；トポグラフィ <5nm	渦電流終点；皿状化/侵食測定
TGVパネルサイズ	最大510×510mm	ホウケイ酸・アルミノシリケートガラス
TGV Via充填	レーザードリル + ウェットエッチング + Cu電解めっき	電気接続向けCu充填TGV
TSV/TGV露出	キャリア接合 → 研削 → OESエッチング → パッシベーション → CMP	最終厚さ50〜100µm；±2µm均一性
露出終点	Si/Cu界面OES、Cu先端から1〜2µm以内で停止	Cu突出高さをプロファイロメトリーで測定
RDL ポリマー	BCB（k=2.65）・PBO（k=2.9）・ポリイミド（k=3.2〜3.5）	フォトセンシティブBCB/PBOで低コストパターニング
RDL Cuダマシン	シングル・ダブルダマシン；<2µm ライン/スペース	CVD SiO₂または低k；スーパーフィルCu + CMP
RDL 金属層数	1〜6層	ファンイン WLCSP またはファンアウト FOWLP
PIフィルムインターポーザ	フレキシブルポリイミド；Cu RDL；レーザービア	~5〜10µm最小L/S；非平面組立対応
UBM ENIG	無電解Ni（3〜5µm）+ Auフラッシュ（0.05〜0.1µm）	はんだ濡れ性 + Ni拡散バリア
UBM ENEPIG	無電解Ni + Pd（0.05〜0.2µm）+ Au	熱サイクル信頼性でENIG比優れる
C4バンピング	SnAg電解めっき；自己整合リフロー 217〜221°C	ピッチ150µmから；X線ボイド検査
チップレットフリップチップ	熱圧着またはリフロー；±2µm配置精度	CPU/HBM/I/Oチップレットのインターポーザへの搭載
キャリアデボンド	熱・UV・機械的解放	チップレット組立後；制御された条件で実施
ウェーハ/パネルサイズ	TSV：2〜12インチ；TGV：最大510×510mm	全標準径 + パネルフォーマット

応用分野

あらゆる先端半導体プラットフォームにわたる3D/2.5D集積

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AI加速器 HBMスタッキング

TSVとµバンプアレイを使用してAI加速器ロジック上にHBM2/HBM3メモリを積層。HBMがAIワークロード向け高帯域幅低遅延メモリアクセスを提供。TSV露出 → µバンプ → TC接合 → 2.5Dインターポーザ · AI/GPU/TPU対応。

TSV露出µバンプ · TC接合HBM2/HBM3 · AI/GPU/TPU

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HPCチップレットパッケージ

異なるファウンドリのCPU・HBM・I/O・アナログチップレットをシリコンまたはガラス2.5Dインターポーザ上に集積。Cu damascene <2µm L/S。CoWoS類似アーキテクチャ。

SiインターポーザCuダマシン <2µmCPU + HBM + I/O · CoWoS

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シリコンフォトニクスコパッケージング

SiPho PICチップレットと電子ICチップレットをガラスまたはシリコンインターポーザ上にコ集積。TGVガラスが低誘電率・光学透過を提供。AuSnレーザーフリップチップ。400G〜1.6T対応。

TGVガラスインターポーザSiPho + EICチップレットAuSn · 400G〜1.6T

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MEMS-on-CMOSスタッキング

TSVを使用してCMOS読み出しIC上にMEMSセンシングダイ（加速度計・ジャイロスコープ・圧力センサー）をフェイスツーフェイス積層。WLCSP対応。IMU · ドローン · AR/VR向け。

TSVMEMS + CMOS フェイスツーフェイスWLCSP · IMU · ドローン

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RFフロントエンド（ガラスインターポーザ）

5G/6Gフロントエンドモジュール向けTGVガラスインターポーザ上にGaN/GaAs RFチップレットを集積。ガラス基板がRF損失を最小化。TGVガラス510×510mm · GaN/GaAs · 5G/6G mmWave FEM対応。

TGVガラス 510×510mmGaN/GaAs RFチップレット5G/6G mmWave FEM

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パワーチップレット集積

TSV経由両面コンタクトでインターポーザ上にSiC/GaNパワーチップレットを集積し、上下両面冷却を実現。EV用インバータ・パワーモジュール向け。

TSV 両面SiC/GaN上下両面冷却 · EV · パワーモジュール

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BSIイメージセンサースタッキング

TSVを使用してCMOS読み出しダイ上に裏面照射型イメージセンサー画素ダイを積層（現代スマートフォンカメラの標準アーキテクチャ）。C4でパッケージ基板へ接続。スマートフォン・LiDAR向け。

TSV露出BSI画素 + CMOS読み出しスマートフォン · LiDAR

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ネットワークスイッチASIC

2.5Dシリコンインターポーザ上のHBMスタックと高基数ネットワークスイッチチップレットの統合で400G/800G Ethernetスイッチングを実現。CuダマシンRDL対応。

SiインターポーザスイッチASIC + HBMCuダマシン · 400G/800G

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宇宙・高信頼性3D

宇宙アプリケーション向け放射線耐性3D-ICスタック。放射線シールドDRAMダイ上に積層された耐放射線ロジックダイ。ロット追跡・宇宙グレード対応。

TSV 耐放射線スタック耐放射線ダイロット追跡 · 宇宙グレード

ナノシステムズJP - 3D/2.5D能力

当社の3D/2.5D ICパッケージング能力が異なる理由

全7ステップ、ゼロ転送

TSV製造・TGV製造・TSV/TGV露出・RDL・PIフィルムインターポーザ・UBM・C4バンピングを同一施設で提供。ベンダー間転送ゼロ。プロセスリスクゼロ。

最大TGVパネル 510×510mm

510×510mmガラスパネルへのTGV製造を提供するファウンドリは他にありません。RF・光学・ディスプレイ向けガラスインターポーザを構築するお客様は比較できないパネルスケールコスト優位性を得られます。

SiとガラスのインターポーザOS両対応

株式会社ナノシステムズJPではシリコン（TSV）とガラス（TGV）インターポーザの両方を製造します。お客様はアプリケーション要件に基づいて基板を選択できます - 2つのサプライヤーに分散する必要はありません。

チップレット配線のサブ2µm RDL

2.5Dシリコンインターポーザ上のCPU対HBM信号配線に必要な密度を実現するCuダマシンRDL（<2µm L/S）。

全工程での検査

TSV SEM・研削深さ・OES露出終点・パッシベーションカバレッジ・RDL厚さ・UBMカバレッジ・C4ボイドを全ロットで検査。プロセスデータがお客様に届きます。

1枚からプロトタイプ

1〜5枚のエンジニアリングウェーハを完全7ステップフローで処理してVia深さ・充填品質・露出終点・RDL歩留まり・バンプ品質を検証してから量産にコミット。

プロセスフローの次のステップ：パッケージング・組立
3D/2.5D集積を超えて、当社の完全パッケージングサービスはバックグラインド・ダイシング・ダイボンディング・ワイヤボンディング・フリップチップ・モールディングをカバーします。

パッケージング・組立 →

3D/2.5D IC
パッケージング

3D-IC - 垂直積層

2.5D - インターポーザ上チップレット集積

シングルファウンドリフローが重要な理由

TSV製造

TGV製造（ガラスインターポーザオプション）

TSV / TGV露出

RDL製造

PIフィルムインターポーザ（2.5D代替）

UBM - アンダーバンプメタライゼーション

C4バンピング & チップレットフリップチップ

シリコンインターポーザ（TSV）

ガラスインターポーザ（TGV）

ポリイミドフィルムインターポーザ

AI加速器 HBMスタッキング

HPCチップレットパッケージ

シリコンフォトニクスコパッケージング

MEMS-on-CMOSスタッキング

RFフロントエンド（ガラスインターポーザ）

パワーチップレット集積

BSIイメージセンサースタッキング

ネットワークスイッチASIC

宇宙・高信頼性3D

全7ステップ、ゼロ転送

最大TGVパネル 510×510mm

SiとガラスのインターポーザOS両対応

チップレット配線のサブ2µm RDL

全工程での検査

1枚からプロトタイプ

プロジェクトを開始しましょう。
1営業日以内にご返信いたします。

3D-IC - 垂直積層

2.5D - インターポーザ上チップレット集積

シングルファウンドリフローが重要な理由

TSV製造

TGV製造（ガラスインターポーザオプション）

TSV / TGV露出

RDL製造

PIフィルムインターポーザ（2.5D代替）

UBM - アンダーバンプメタライゼーション

C4バンピング & チップレットフリップチップ

シリコンインターポーザ（TSV）

ガラスインターポーザ（TGV）

ポリイミドフィルムインターポーザ

AI加速器 HBMスタッキング

HPCチップレットパッケージ

シリコンフォトニクスコパッケージング

MEMS-on-CMOSスタッキング

RFフロントエンド（ガラスインターポーザ）

パワーチップレット集積

BSIイメージセンサースタッキング

ネットワークスイッチASIC

宇宙・高信頼性3D

全7ステップ、ゼロ転送

最大TGVパネル 510×510mm

SiとガラスのインターポーザOS両対応

チップレット配線のサブ2µm RDL

全工程での検査

1枚からプロトタイプ

プロジェクトを開始しましょう。1営業日以内にご返信いたします。

3D/2.5D IC
パッケージング

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