ガラス基板上のIGZOおよび酸化物半導体TFTデバイスの受託製造サービスを提供いたします。初期試作から量産スケールまで一貫対応。多層金属配線、薄膜成膜、フォトリソグラフィ、ドライ・ウェットエッチング、有機層間絶縁膜コーティング、および完全なプロセス統合を提供いたします。
アクティブマトリクスディスプレイとセンサーアレイを駆動する基本スイッチング素子 - IGZOが次世代バックプレーンの主力技術となった理由。
薄膜トランジスタ（TFT）は、アクティブマトリクスディスプレイやセンサーアレイを駆動する基本的なスイッチング素子です。TFTバックプレーンでは、各画素やセンシング素子がガラス基板上に直接形成された個別のトランジスタによって制御され、数百万の素子を同時に精密かつ独立に制御することができます。
酸化物半導体TFT - 最も一般的にはIGZO（インジウム・ガリウム・亜鉛酸化物、InGaZnO₄）ベース - は、次世代フラットパネルディスプレイの主要技術として、従来のアモルファスシリコン（a-Si）TFTに代わり採用が拡大しています。IGZOがa-Siに対して持つ主な利点は、大幅に高いキャリア移動度（a-Siの1 cm²/V·s未満に対して、通常10〜50 cm²/V·s）であり、これにより高速な画素スイッチングと小型化が可能です。また、IGZOはRFスパッタリングにより比較的低温で成膜できるため、大面積ガラス基板との互換性が高いという特長があります。
典型的なIGZO TFTは、ボトムゲート・エッチストッパー（ES）アーキテクチャで製造されます。ゲート電極が最初にガラス基板上に成膜され、続いてゲート絶縁膜、IGZOチャネル、エッチストッパー、ソース/ドレイン電極が順に形成されます。TFTの上に多層金属配線（通常3〜4層）がILD（層間絶縁膜）コーティングで分離されながら積み上げられ、ビア接続で各層が接続されます。
Nanosystems JP Inc.では、ゲート金属成膜から最終保護膜・ダイシングまでの全工程をカバーする包括的なTFTバックプレーン製造サービスを提供しています。100 mm角程度の小ロットR&D試作から、400×300 mmパネルでの製造まで、開発の全段階をサポートいたします。
ガラス基板上の酸化物半導体TFTバックプレーン製造に特化した薄膜、パターニング、後工程プロセスの完全なスイートを提供いたします。
DC/RFマグネトロンスパッタによるゲート金属（Mo合金）、S/D金属（Mo合金、Al合金）、透明導電膜（ITO）、酸化物半導体（IGZO - InGaZnO₄）成膜。マルチターゲット構成により、真空を破ることなく連続的な多層スタック成膜が可能です。反応性スパッタモードも化合物膜形成に対応しています。
ゲート絶縁膜、エッチストッパー、保護膜としてのSiNxおよびSiOxのP-CVD成膜。SiNx膜は水分やイオン汚染に対する優れたバリア特性を提供し、IGZOデバイスの長期安定性に不可欠です。SiOx膜はエッチストッパー層として使用されます。小型基板やシリコンウェーハでのプロセス開発にも対応可能です。
ステッパーおよびコンタクトアライナーによる5 μm L/S解像度での多層TFTパターニング。レジスト塗布からアライメント、露光、現像、検査まで完全なサイクルを各マスク層で実施します。典型的な4層金属IGZO TFTでは10〜11のフォトマスクレベルが必要です。
フッ素系化学によるRIEでSiNx、SiOxなどの誘電体を精密にパターニング。金属（Mo合金、Al合金）、IGZO、ITOのウェットエッチングは高選択性のために最適化されています。S/D金属とエッチストッパー層間の選択性はIGZO TFT製造における重要なパラメータです。
スピンコートによるアクリル・ポリイミド樹脂の層間絶縁膜平坦化（通常1〜30 μm）。両材料とも感光性であり、別途エッチ工程なしに露光・現像によるビアホール直接形成が可能です。プロセスフローを簡略化し、総マスク数を削減します。
精密ガラス切断、端面研磨。大型パネルから個片チップまで対応。光学検査、プロフィロメトリ、膜厚測定など、製造プロセス全体を通じた品質確認が可能です。
酸化物半導体TFTバックプレーンの商用ディスプレイ製造で最も広く採用されているアーキテクチャ - デバイス性能、プロセスの堅牢性、製造歩留まりの優れたバランスが特長。
IGZOチャネル上に直接成膜されるエッチストッパー層が、ソース/ドレイン金属エッチング時のダメージからチャネルを保護します。最大4層の金属配線が平坦化有機ILDコーティングで分離されながら積み上げられます。
| 層 | 機能 | 材料オプション | プロセス |
|---|---|---|---|
| M1 | ゲート電極 | Mo合金 | スパッタ + ウェットエッチ |
| GI | ゲート絶縁膜 | SiNx, SiOx | P-CVD |
| IGZO ★ | 活性チャネル | InGaZnO₄ | スパッタ + ウェットエッチ |
| ES | エッチストッパー | SiOx | P-CVD + ドライエッチ |
| M2 | ソース/ドレイン | Mo合金 | スパッタ + ウェットエッチ |
| PAS | 保護膜 | SiNx | P-CVD + ドライエッチ |
| ILD-1 | 層間絶縁膜 | アクリル / ポリイミド | スピンコート + PEP |
| M3 | 配線層3 | Mo合金, Al合金 | スパッタ + ウェットエッチ |
| ILD-2 | 層間絶縁膜 | アクリル / ポリイミド | スピンコート + PEP |
| M4 | 上部電極（ITO） | ITO | スパッタ + ウェットエッチ |
| FP | 最終保護膜 | SiNx / SiOx | P-CVD + ドライエッチ |
★ IGZOチャネル - 主要活性層。層数と材料選定はデバイス要件に応じてカスタマイズ可能。ILD-2・M4を省いた3層構成にも対応。
TFTバックプレーンのレイアウト設計における初期参考値として提供するものです。具体的な値はプロセス設計段階でお客様のデバイス要件に合わせて調整いたします。
| 最小線幅/スペース（金属） | 5 μm L/S |
| 有機ILD最小フィーチャ | 10 μm |
| 露光方式 | ステッパー / コンタクトアライナー |
| レジスト種 | ポジ型・ネガ型対応 |
| ゲート（M1） | Mo合金 |
| ソース/ドレイン（M2） | Mo合金 |
| 配線（M3） | Mo合金 / Al合金 |
| 電極（M4） | a-ITO · P-ITO · IZO |
| ゲート絶縁膜（GI） | SiNx推奨、SiOx対応 |
| エッチストッパー（ES） | SiOx（標準） |
| 保護膜（PAS/FP） | SiNx（水分バリア） |
| GI最大膜厚 | SiNx約1 μmまで |
| 成膜方法 | RFマグネトロンスパッタ |
| ターゲット材料 | InGaZnO₄（セラミック） |
| ポストアニール | N₂または空気雰囲気 |
| チャネルパターニング | ウェットエッチ（希酸） |
| アクリル樹脂（厚膜） | 最大約30 μm |
| ポリイミド樹脂（薄膜） | 最大約3 μm |
| 両材料とも感光性 | 直接ビアホール形成 |
| 最小ビアサイズ | 約10 μm |
| S/Dエッチストップ | Mo合金ウェットエッチはSiOx ES上でクリーンに停止 |
| IGZO感受性 | H₂、水分、プロセス誘起ダメージを慎重に管理 |
| RIE選択性 | SiNx/SiOxの選択性をプロセスの複数ポイントで活用 |
4層金属配線IGZO TFTバックプレーンの10〜11マスクプロセスの代表例。マスク層数はデバイスアーキテクチャに応じて調整可能です。
IGZOの高移動度、低オフ電流、大面積均一性は、ガラスや透明基板上にアクティブマトリクススイッチングアレイを必要とするあらゆる用途に適しています。
高移動度IGZO TFTにより、a-Siと比較して高解像度・低消費電力のバックプレーンを実現。IGZOの低オフ電流特性はOLEDで特に有利で、安定した画素電流駆動と長寿命化に貢献。
IGZOは比較的低温で成膜可能。電子ペーパー、デジタルサイネージ、大型情報ディスプレイ、新興フレキシブルセンサープラットフォーム向けバックプレーン。
X線フラットパネル検出器（FPD）、バイオセンサーアレイ、指紋認識モジュールの読出し基板としてアクティブマトリクスTFTバックプレーンを使用。
大学研究グループおよび企業R&Dチーム向けの少量試作。TEG、TFT特性評価基板、プロセス最適化ビークルを柔軟なロットサイズ（1〜3枚から）で製造。
初期研究から量産評価まで、開発のあらゆる段階をサポートする柔軟な基板オプションとロットサイズを提供いたします。
無アルカリガラス（ホウケイ酸ガラス等）、標準板厚0.5 mm / 0.7 mm。試作用100 mm角程度〜400×300 mmまで対応。お客様支給基板も受入可能です。
1〜3枚の少量試作から対応。プロセス設計支援、マスクレイアウトレビュー、CADアシスタンスを提供し、デバイスコンセプトの製造実現をサポートします。
初期試作ロットでお問い合わせから出荷まで約9〜13週間。プロセス設計、マスク調達、多層製造、検査、報告を含みます。
Nanosystems JPでは、TFTバックプレーン製造は単なる個々のプロセス工程の連続ではなく、各層がデバイス全体のコンテキストで設計・最適化されるべき緊密に統合されたプロセスフローであると理解しています。ゲート絶縁膜の厚さの変更はしきい値電圧に影響し、エッチストッパーの組成の変更はS/Dコンタクト抵抗に影響し、保護膜の条件変更は長期デバイス安定性に影響します。
そのため、すべてのTFTプロジェクトにおいて、協調的でデバイスレベルのアプローチを取っています。お客様がデバイスコンセプトをお持ちいただいた際、単にレシピを実行するのではなく、製造可能な加工の制約内でお客様の性能目標を満たすプロセスフローを共に設計いたします。
完全設計済みのマスクセットをお持ちの場合でも、コンセプト段階でサポートが必要な場合でも、ぜひお気軽にご相談ください。
デバイスコンセプト、基板要件、ターゲットプロセスフローをお知らせください。Nanosystems JP Inc.のエンジニアが1営業日以内にご返信いたします。詳細なお見積りは通常7〜10営業日以内に提出いたします（プロジェクトの複雑さおよびNDA要件により異なります）。