先端パッケージング : ステップ 3 / 7

TSV露出・
後処理

TSV露出は先端パッケージングで最もリスクの高いシーケンスの一つです。すでに処理済みのウェーハを組立対応厚さまで薄化し、埋め込まれたCu Viaを正確な深さで露出させます。

仮接合キャリアウェーハバックサイド研削 50µm Si選択プラズマエッチングOES光学終点検出 SiN / SiO₂パッシベーションCMP Cu先端露出 RDL · UBM · C4バンピング
露出+後処理
完全バックエンドステップ
50µm
研削後最小ウェーハ厚さ
±2µm
研削厚さ均一性
終点制御
光学放射分光(OES)エッチング制御
TSV露出とは何か
ウェーハ裏面から埋め込みCu Viaを露出させる

TSV製造後、銅ViaはシリコンウェーハのバルクSi内に完全に封じ込められています。TSV露出は、処理済みウェーハをアセンブリ対応の厚さに薄化し、Cu Viaチップを裏面から正確に露出させ、RDL・UBM・ソルダーバンピングのための清潔なCu接点を形成するシーケンスです。

TSV露出プロセス - 3ステップ:研削ホイールによる接合・研削、Si選択エッチング露出、CMP平坦化によるCu先端露出

TSV露出プロセス - 接合・研削 → Si選択エッチング露出 → CMPプラナライゼーションによるCu先端露出

⚠️ これが最もリスクの高いステップである理由

50µmの厚さでは、シリコンウェーハは紙1枚の剛性しかありません。自重でたわみ、最小限の接触でひび割れます。すべての後続処理はこの厚さのウェーハ向けに適合させた条件で実施する必要があります。

  • 粗ダイヤモンド研削中のひび割れを防止
  • PECVD熱サイクル中の反りと歪みを解消
  • CMPツールの真空チャック接触面を提供
  • 安全なウェーハエッジハンドリングとロボット搬送
  • 研削後の標準光学ツールでの検査を可能に
  • バンピング後の制御されたデボンド - ダイ損傷なし
  • PECVD温度(<300°C)対応の接着剤
  • デバイス材料制約に合わせたデボンド方式
完全プロセスフロー
フルシリコンTSVウェーハからバンプ済みアセンブリ対応ダイまで - 6ステップ

各ステップは前のステップを前提とし、それぞれ標準ウェーハ処理と異なる薄ウェーハ適合プロセス条件が必要です。すべてのステップを同一施設で実施します。

01

仮接合キャリアウェーハ

デバイスウェーハ(アクティブ面下向き)を熱またはUV解放可能な接着剤でガラスまたはSiキャリアウェーハに接合。キャリアが全工程を通じてウェーハに剛性サポートを提供します。音響または光学QC。

ガラスまたはSiキャリア熱またはUV解放接着剤温度定格接着剤デバイス面下向きCMP完了まで保持
02

バックサイド研削

接合スタックをバックサイド研削機に投入。ダイヤモンドホイール(粗→仕上げ)で目標厚さ50〜100µmまで薄化。±2µm均一性。研削後応力緩和(CMP or ドライポリッシュ)で研削誘起サブサーフェスダメージを除去。

ダイヤモンドホイール 粗→仕上げ目標 50〜100µm厚さ±2µm均一性研削後応力緩和キャリアがひび割れを防止
03

シリコンドライエッチング露出

制御されたSF₆プラズマエッチングがCu Viaチップ上の残留薄Siスキンを選択的に除去。OES(光学放射分光)終点検出でCuから1〜2µm以内で停止。Cu突出高さをプロファイロメトリーで測定。Cuダメージなし。

SF₆プラズマ Si選択OES終点検出Cuから1〜2µm以内で停止Cu突出高さ測定Cuダメージなし
04

SiN / SiO₂パッシベーション成膜

Cu先端露出後、裏面全体(露出Si・Via側壁・突出CuチップすべてをPECVD SiNで電気的絶縁・Cu酸化防止のためパッシベーション。300°C以下(接着剤対応温度)。Cuチップ周囲に共形成膜。

PECVD SiN成膜PECVD SiO₂オプション<300°C 接着剤対応Cuチップ周囲に共形成膜Cu酸化防止
05

CMP - Cu先端露出

PECVDパッシベーションがすべてのCu Viaチップ上部を覆っています。CMPがVia先端まで選択的にパッシベーションを除去。渦電流終点検出でCu上で停止。SiN/SiO₂誘電体が残存。清潔なCu接点が露出。Ra、リセス深さを測定・報告。

渦電流終点(Cu上)Via先端のパッシベーションのみ除去清潔なCu接点露出Ra · リセス深さ測定RDL対応表面
06

RDL → UBM → C4バンピング

裏面の清潔なCu TSV接点を起点にRDL(ポリマーまたはCuダマシン)で再配線し、ViaピッチからバンプピッチへのC4電極再配置。ENIG/ENEPIG UBM成膜後、C4 SnAgはんだバンピングで自己整合リフロー。バンピング後キャリアデボンド。

RDL ポリマーまたはCuダマシンUBM ENIG/ENEPIGC4 SnAg はんだバンピング自己整合C4リフローバンピング後キャリアデボンド
仮接合キャリア
キャリアウェーハが唯一の実現手段

キャリアなしでは50µmシリコンウェーハはいかなる後続処理も経ることができません。キャリア接合は単なる便宜的手段ではなく、ウェーハが処理を生き残るための絶対条件です。

キャリアが実現するもの

700µmでの半導体ウェーハ研削は日常業務です。しかし50µmでは - 多くのTSV露出アプリケーションの目標厚さ - すべてが変わります:

  • 粗ダイヤモンド研削中のひび割れを防止
  • PECVD熱サイクル中の反り・歪みを解消
  • CMPツールの真空チャック接触面を提供
  • 安全なウェーハエッジハンドリングを実現
  • 研削後の標準光学ツールでの検査を可能に
  • バンピング後の制御されたデボンド
🌡️

熱解放接着剤

解放温度(通常150〜220°C)以上に加熱すると接着剤が軟化・接着力を失いデボンド。ホットプレートデボンド。繰り返し可能なプロセス。溶剤残渣洗浄対応。

解放温度 150〜220°Cホットプレートデボンド繰り返し可能
💡

UV解放接着剤

ガラスキャリアを通してUV照射でデボンド。低デボンド応力。GaAs/InP等の脆弱な基板に最適。光分解インターフェース。UV光が届くガラスキャリア必須。

ガラスキャリア経由UV照射低デボンド応力脆弱基板 GaAs/InP

機械的(スライド)デボンド

PDMSまたはZoneBond型接着剤インターフェース沿いに剛性キャリアをデバイスウェーハに対して横方向にスライドして分離。熱もUVも不要。面外応力最小。

横方向シア解放熱・UV不要面外応力最小 · ZoneBond
プロセス仕様
完全TSV露出プロセスパラメータ
パラメータ仕様備考
キャリアウェーハ材料ガラスまたはシリコンガラスはUVデボンドを実現;Siは熱/機械的デボンド向け
接着剤タイプ熱・UV・機械的解放デバイス材料制約に応じて選択
接着剤温度定格最大300°CPECVD成膜温度を超える必要あり
研削目標厚さ50〜200µm(標準)TSV深さとViaピッチによる
研削均一性±2µm 面内均一性粗→仕上げ研削シーケンス
研削後応力緩和CMPまたはドライポリッシュ研削誘起サブサーフェスダメージを除去
露出エッチングケミストリーSF₆プラズマ(Si選択)高Si:Cu選択性
露出エッチング終点光学放射分光(OES)Cu表面から1〜2µm以内で停止
Cu突出高さプロファイロメトリーで測定パッシベーション前に均一性確認
パッシベーション材料PECVD SiNおよび/またはSiO₂Cu突出周囲に共形成膜
パッシベーション温度<300°C仮接合接着剤と互換
CMP終点方式Cu ViaのAC渦電流Cu先端が清潔になった時点で停止
CMP後表面Cu接点が誘電体と面一Ra・リセス深さを測定・報告
RDLオプションポリマーパッシベーションまたはCuダマシンBCB・PBO・PI またはシングル/ダブルダマシン
UBMオプションENIGまたはENEPIGはんだ濡れ性 + 拡散バリア
バンピングC4 SnAg電解めっき自己整合リフロー
キャリアデボンドタイミングC4バンピング後RDL層でウェーハが剛性を回復
ウェーハサイズ2インチ〜12インチ(300mm)全標準径対応
応用分野
TSV露出が最終アセンブリステップを実現する用途
🔲

HBMメモリダイスタッキング

各HBMメモリダイはスタック内の次の層へのフリップチップボンディング前にTSV露出が必要。Cu突出高さの均一性がスタック全体のボンド収率を決定。HBM2/HBM3・AI・HPC・ネットワーキング対応。

HBM2/HBM3ダイオンダイスタッキングAI · HPC
📷

裏面照射型イメージセンサー(BSI)

BSIセンサー露出は最も困難なアプリケーションの一つ:50µm以下のウェーハにTSVが接続。フロント側CMOS読み出し回路と裏面照射画素を接続。スマートフォン・衛星対応。

BSI CMOS50µm以下ウェーハスマートフォン · 衛星
💻

2.5Dチップレットインターポーザ

SiインターポーザTSV露出が有機パッケージ基板へのC4バンプを形成するバックサイドCu接点を露出。CoWoS・EMIB向けCPU+HBMチップレット配線対応。

インターポーザチップレット · C4 to BGACoWoS · CPU + HBM
🧲

MEMS ウェーハレベルCSP

TSV露出によるウェーハレベルチップスケールパッケージング(WLCSP)向けMEMS慣性センサー。TSV露出がワイヤボンドフリーのバックサイド接点を提供。ドローン・AR/VR・ウェアラブル対応。

WLCSP · IMUワイヤボンドフリードローン · AR/VR · ウェアラブル

パワーデバイス両面コンタクト

TSV経由両面コンタクトのSiC/GaNパワートランジスタ。ドレインはフロント、ソースとゲートは裏面TSV経由でルーティング。両面冷却・車載インバータ対応。

SiC MOSFET · GaN両面冷却車載インバータ
🔭

シリコンフォトニクスコパッケージング

コパッケージドオプティクスモジュール向けSiPhoインターポーザTSV露出。バックサイドC4バンプがSiPhoインターポーザと有機パッケージ基板を接合。400G〜1.6T・データセンター対応。

SiPho インターポーザコパッケージドオプティクス800G/1.6T · データセンター
なぜ株式会社ナノシステムズJPか
当社のTSV露出能力が異なる理由
01

TSV製造と露出を1プロジェクトで

TSVエッチング・充填・CMP後、直ちに同一施設内で露出・パッシベーション・RDLを1名のプロジェクトマネージャーが管理。外部転送なし、スケジュールリスクなし。

02

全ウェーハでOES終点検出

光学放射分光(OES)終点検出でSiドライエッチングをCuチップから1〜2µm以内で停止。全生産ウェーハで実施。監視ウェーハだけではありません。

03

3種類のキャリアデボンドオプション

熱・UV・機械的(スライド)デボンドをデバイス材料制約に合わせて選択。GaAsとInPはUVデボンドが標準(脆弱な結晶への低応力)。

04

全工程で薄ウェーハ適合

標準PECVD・CMP・リソグラフィツールは700µmウェーハ向けに調整済み。キャリア付き50µmウェーハでは全レシピ・チャック・ハンドリングを再調整して実施します。

05

CMP後に即RDL対応

CMP後に同一施設内でRDLリソグラフィとUBM成膜を開始。Cu接点の再酸化リスクなし。露出からバンピングまでをシームレスに管理。

06

全クリティカル工程でプロセスデータ

研削厚さ均一性・Cu突出高さ・パッシベーション厚さ・CMPリセス深さ・バンプ高さを全ロットで測定・報告。驚きなし。

プロセスフローの次のステップ:RDL製造
TSV露出CMPがCu接点を露出後、再配線層がViaピッチからバンプピッチへ再配線し、組立のためのファンアウトを実現します。ポリマーパッシベーションまたはCuダマシン方式。

RDL製造 →

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TSV露出要件・ウェーハサイズ・目標厚さ・デバイス材料をお知らせください。エンジニアが1営業日以内にご返信いたします。

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Services & Industries
⚙️ Capabilities Overview
Substrates
🔷 Substrate & WafersSi, SiC, GaN, glass, sapphire 🔬 Fused Silica WafersQuartz · borosilicate · low CTE 🟣 PI Film & SUS Sensor FabRoll-to-roll · sensor patterning
Front-End
🎭 Mask FabricationGDS to chrome mask, DRC 📷 PhotolithographyE-beam 20 nm to 500×600 mm 🔬 NanoimprintingUV & thermal NIL 🫧 Thin Film DepositionPVD, CVD, ALD, MBE ⬆️ LiftoffMetal pattern · shadow mask ⚡ ElectroplatingCu TSV fill, DPC, LIGA 🌊 EtchingICP-RIE, DRIE >50:1 🔥 AnnealingN₂ / H₂ / vacuum / RTA ⚛️ Ion ImplantationB / P / As / Al / N implant 🔄 CMP & GrindingCu CMP, 50 µm thinning 💎 DicingBlade, stealth laser 🧪 Wafer CleaningRCA, plasma, megasonic
Advanced Packaging
🔗 Wafer BondingHybrid, eutectic, fusion 📌 TSV FabricationHigh AR, void-free Cu fill 👁️ TSV RevealBackgrind → etch → CMP 🪟 TGV FabricationThrough-glass via 🔀 RDL FabricationBCB / PBO / PI + damascene 📦 Packaging & AssemblyWire bond, flip-chip 📚 3D / 2.5D PackagingTSV + RDL + UBM + C4 🥇 AuSn BumpPVD lift-off, fluxless 🧬 Biochip & MicrofluidicsGlass 500×600 mm, NIL 🔆 SiPho PackagingTSV · RDL · UBM · C4 for PIC
Industries
🤖 AI & HPC PackagingCoWoS-style, 2.5D / 3D 💡 Silicon PhotonicsSOI · AuSn · TSV interposer 🚗 AutomotiveMEMS sensors, SiC power 🧬 Life SciencesLab-on-chip, biosensors 🔭 All Industries → Request a Quote →