完成ウェーハ上のデバイスパッドは通常50〜150µmのピッチにあり、組立ラインの標準C4はんだバンプ間隔での直接はんだバンピングには狭すぎます。RDLはその間の電気的ブリッジです。
TSV露出CMP後、ウェーハは誘電体と面一のクリーンなCu接点を持ちます。RDLはこれらの接点をViaピッチ（TSV: 50〜100µm）からバンプピッチ（C4: 150〜300µm）へ再配線します。通常1〜4金属層。抵抗/インダクタンスはレイアウト選択に重要。
2種類のRDLルート（ポリマーパッシベーションとCuダマシン）はトレードオフが異なります。ポリマーは低コスト・低温。Cuダマシンはより精細なピッチ・低抵抗。アプリケーションと必要ライン/スペース密度に応じて選択します。
RDLは常にTSV露出またはウェーハレベルパッド前処理の後に続きます。同一施設で実施することで、ウェーハはCMPからRDLリソグラフィへ表面汚染リスクなし・Cu再酸化なし・単一プロジェクトマネージャーで移行できます。
両ルートとも対応可能です。エンジニアが必要なライン/スペース密度・熱予算・コスト制約・ターゲットアプリケーションに基づいて最適ルートを推奨します。
有機誘電体層をスピンコート・フォトリソグラフィでパターニング・硬化し、層間誘電体を形成。フォトセンシティブ品種（BCB/PBO）はエッチングなしに直接パターニング可能。
誘電体（通常SiO₂または低k CVD誘電体）にトレンチとViaをパターニングしCuで充填、各層後にCMPで平坦化。先端CMOS BEOLと同一原理のCuインレイ。
ポリマー誘電体の選択が誘電率・硬化温度・耐薬品性・RDLのアプリケーション適合性を決定します。4種類すべてを一施設で対応します。
ポリマーRDL誘電体で最も低い誘電率（2.65）。優れた平坦性。非常に低い吸湿率。BCB誘電体によるRF損失低減はRFとmmWave ICに不可欠。
低k誘電体（2.9）、優れた耐薬品性、卓越した機械的特性。フォトセンシティブ品種で直接パターニング可能（ドライエッチング不要）。Fan-out WLPと先端パッケージング業界標準。
RDL誘電体のワークホース。幅広い化学的互換性・高温安定性（硬化後400°C以上対応）・長い実績。医療用途での生体適合性評価付き。フレキシブル基板にも対応。
4種類の中で最も低い硬化温度（通常150〜200°C）。熱予算が厳しい基板への最終RDLに最適。コスト重視のコンシューマ向けパッケージングに適しています。
CuダマシンRDLは先端CMOS BEOLと同一原理を使用します：誘電体トレンチへのCuインレイ、各層後にCMPで平坦化。<2µmライン/スペースを達成します。
CVD酸化シリコンまたは低k誘電体をウェーハ表面（TSV接点上）に共形成膜。RC遅延低減のためSiOCH / 多孔質SiO₂オプションあり。
シングルダマシンではVia開口部とメタルトレンチを2つの独立したリソグラフィ+エッチングステップでパターニング。ダブルダマシンでは1ステップで組み合わせ。KrFまたはi-lineリソグラフィ。ドライエッチング（誘電体選択性）。<2µmライン/スペース達成。
エッチングされたトレンチとViaに薄いTaまたはTaN拡散バリアをスパッタで共形成膜。Cu拡散を防止。5µm以下にはALD バリア。4端子法で確認。
スーパーフィル添加剤ケミストリーでトレンチとViaをCuでオーバーフィル。トレンチを完全充填（シームボイドなし）してから表面にオーバーバーデンを形成。めっき後光学検査。
CMPでCuオーバーバーデンとバリア層を除去し、誘電体表面でCuのみをインレイ状態で残す平坦面を作成。渦電流終点。Cuリセス測定。侵食/均一性QC。多層対応表面。
RDLはどちらのパッケージングアーキテクチャも実現する基幹技術です。ファンインとファンアウトの選択はダイI/O数・ターゲットバンプピッチ・多ダイ統合の必要性によって決まります。
RDLがチップのネイティブピッチからダイ面積内のより広いはんだボールピッチへボンドパッドを再配線。パッケージ = ダイサイズ。通常1〜2 RDL層。BCB/PBO誘電体が標準（低k誘電体でRF寄生容量低減）。モバイル・IoT・RF・MEMSに最適。金型化合物なし・最小フットプリント。
ファンアウトRDLがI/Oをダイエッジをさらにモールドコンパウンドエリアに拡張し、ダイ面積より多いI/Oを持つチップを可能にします。通常2〜5 RDL層（より長い横方向距離にわたる信号ルーティング）。PBO誘電体。eWLB・InFO・チップレット対応。多ダイ集積対応。
| パラメータ | ポリマーパッシベーション RDL | Cuダマシン RDL |
|---|---|---|
| 誘電体材料 | BCB · PBO · ポリイミド · アクリル | CVD SiO₂ · 低k CVD（SiOCH） |
| 最小ライン/スペース | ~5µm / 5µm | <2µm / 2µm |
| 誘電率（k） | BCB:2.65 · PBO:2.9 · PI:3.2〜3.5 | SiO₂:3.9 · 低k:2.5〜3.2 |
| 硬化 / 成膜温度 | 150〜350°C（ポリマー依存） | CVD:200〜400°C |
| 金属層数 | 1〜4層 | 1〜6層 |
| 金属材料 | Cu（電解めっき）またはAl（PVD） | Cu（電解めっき、インレイ） |
| バリア | Ti/TiNまたはTa（スパッタ） | Ta/TaN（スパッタまたはALD） |
| Via充填 | Cu電解めっき | Cu電解めっき（スーパーフィル） |
| 平坦化 | 自然平坦化（ポリマースピン） | 各層後にCMP |
| パターニング | フォトリソグラフィ（BCB/PBO：フォトセンシティブ） | リソグラフィ + ドライエッチング |
| ファンイン/アウト | 両対応 | 両対応 |
| 典型的用途 | WLCSP · FOWLP · RFファンアウト · MEMS | 2.5Dインターポーザ · HPC · 精細ピッチ |
| ウェーハサイズ | 2インチ〜12インチ | 2インチ〜12インチ |
| UBM統合 | ENIGまたはENEPIG | ENIGまたはENEPIG |
| バンピング統合 | C4 SnAg | C4 SnAg |
TSV露出CMP直後にRDLで露出Via接点をC4バンプピッチへ再配線。直接続行 - ベンダー間転送なし。TSV露出 → RDL → UBM → C4バンプの完全フロー。
シリコンインターポーザ上の精細ピッチCuダマシンRDL（<2µm L/S）でCPU・HBM・I/O間の高密度配線を実現。CoWoS / SoIC対応。
スマートフォン・タブレットのアプリケーションプロセッサとモデムチップ向けファンインBCBまたはPBO RDL。シングルまたはデュアルRDL層。BCBの低誘電率で5Gアンテナ損失低減。
SiPhoダイ上の低k BCBまたはPBO RDLがEIC（電子集積回路）からフォトニクスダイへの高速電気I/O信号をルーティング。50+ GHz · SiPho EIC · コパッケージドオプティクス対応。
MEMSセンサー（加速度計・ジャイロスコープ・圧力センサー）向けファンインポリマーRDL。MEMSパッドを直接はんだバンプ配置に再配線。MEMS IMU · ドローン · AR/VR · IoT対応。
5G/6GフロントエンドモジュールのGaN/GaAs RFチップレット向けファンアウトPBOまたはBCB RDL。ダイ面積より多いI/Oをファンアウトで実現。BCB/PBO · ファンアウト · GaN/GaAs MMIC · 5G/6G対応。
SiC MOSFETとGaNパワートランジスタファンアウトパッケージング向けポリイミドRDL。ポリイミドの高硬化後温度（400°C+）でパワーデバイスの高温動作に対応。
埋め込み型神経プローブ・網膜インプラント・嚥下式センサーチップ向け生体適合性ポリイミドRDL。ISO 10993評価済みポリイミド。長期埋め込み信頼性。
多ダイ集積向け再構成ファンアウトパネル上の多層PBO RDL。2つ以上のチップレットを側面に埋め込み、共通RDL層で接続。PBO多層 · ファンアウトパネル · eWLB · InFO対応。
ポリマーパッシベーションRDL（BCB・PBO・PI・アクリル）とCuダマシンRDL（シングル・ダブル）の両方が利用可能。アプリケーション要件に基づいてルートを選択できます。
RDLリソグラフィはCMPがCu接点をクリアした直後に開始。表面は酸化物フリー・汚染フリー。Cu再酸化リスクなしで露出からバンピングまでシームレスに管理。
BCB（RF/mmWave）・PBO（ファンアウトFOWLP）・ポリイミド（高温・生体適合）・アクリル（低温・コスト重視）の4種類すべてを一施設で。
<2µmライン/スペースを達成するCuダマシンRDLは2.5Dシリコンインターポーザ上のチップレット間ルーティングに必要な密度です。
RDL後、UBM（ENIGまたはENEPIG）とC4 SnAgバンピングを同一施設で実施し、完全なウェーハレベルパッケージングフローを完成させます。
RDLレイアウトをお客様の固有ファンアウト比とターゲットバンプピッチに合わせて設計。固定プラットフォームに制約されません。
RDLルート・ライン/スペース要件・金属層数・ウェーハサイズをお知らせください。エンジニアが1営業日以内にご返信いたします。